ccs 发表于 2011-4-5 21:20:22

verilog代码怎么调用VHDL模块？

verilog代码怎么调用VHDL模块？

ccs 发表于 2011-4-5 21:20:32

用verilog的模式例化就行。

ccs 发表于 2011-4-5 21:26:32

是完全按照verilog的形式去例化吗？
页: [1]
查看完整版本: verilog代码怎么调用VHDL模块？