aouo1987 发表于 2011-4-7 21:10:05

求方法

编写一个模块只有一个输入时钟引脚，和一个分频后的输出引脚，应该如何做？
如module device(inclk64hz,outclk1hz);

哦十全_至芯学员 发表于 2011-4-8 10:53:16

1.首先你要明确你板子上的时钟频率是多少，一般的板子为50Mhz。
2.接着你对50Mhz的时钟进行分频。分成1hz的。
3.50Mhz是1hz的50000000倍，接着你就设计个计数器。使其从0加到49000000接着清0，当计数到24999999时，outclk1hz<=~outclk1hz;(outclk1hz初始值为1或者为0)。这样输出的时钟频率就为1hz了。
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