论坛 › FPGA技术交流 › 关于约束的问题

vvt 发表于 2011-4-8 05:45:22

关于约束的问题

电路只有一个16MHz输入时钟，经2分频后变为8MHz Clk时钟，和外部的接口协议类似于SPI接口共四个信号：Clk_Out，Sdo，Sdi和Env，8MHz时钟是这部分的主时钟，同时输出作为SPI的Clk_Out信号，现在的问题是如何添加约束，使得输出的Sdo和Env信号相对Clk_Out满足一定的时序关系。OFFSET OUT约束都是针对Clk时钟的，而Clk_Out信号相对Clk有延时，且延时多少未知。
现在的问题是：
1、能直接相对Clk_Out添加约束吗？也就是说让ISE自动把Clk_Out相对Clk的延时考虑进去。
2、如果不能，可以知道布局布线后Clk_Out信号相对Clk的延时多少，但这个延时是固定的吗，会不会每次布局布线都不同，有办法添加约束把这个延时固定吗？

vvt 发表于 2011-4-8 05:45:40

以下约束适用于Quartus, DC. 供参考
ISE的timing constraint大概会有类似的约束方法

set_max_delay -from -to 5.0
set_min_delay -from -to 3.0
或者
set_max_delay -rise_from -to 5.0
set_min_delay -rise_from -to 3.0
可以约束Sdo的输出延时在3ns~5ns之间
同样约束Env的输出延时可以达到你的目的

508482294 发表于 2022-1-5 20:59:30

关于约束的问题

大鹏 发表于 2022-1-10 18:21:09

关于约束的问题

查看完整版本: 关于约束的问题