请教一个时钟问题(多时钟？）
请教一个时钟问题(多时钟？） 应该是属于多时钟问题吧，不知道大家是怎么处理的，我的设计经验太少了，请点拔一下。我的一个模块中是个是高速的主时钟mclk（50M），一个是低速的同步时钟sclk（10K），也就是每来一个sclk的上升沿后，进行相应的处理。
process(mclk,reset)
begin
if(reset……)then
elsif(mclk'event and mclk='1')then
?????
下面怎么捕捉sclk沿？以前是捕捉sclk的电平变化，
用if((sclktmp xor sclk) = '1')then sclktmp <= sclk; 来做的，觉得没有捕捉上升沿好。请给点建议，呵呵 always@(posedge mclk or negedge rstb) begin
if(rstb) begin
sclk_sync1 <= 1'b0;
sclk_sync2 <= 1'b0;
sclk_sync3 <= 1'b0;
end
else begin
sclk_sync1 <= sclk;
sclk_sync2 <= sclk_sync1;
sclk_sycn3 <= sclk_sync2;
end
end
assign posedge_sclk = sclk_sync2 & ~sclk_sync3; 为避免Flip-flop出现亚稳态
异步信号需要用时钟double-sync以后才能使用
所以判断一个异步信号的沿需要三个Flip-flop
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