messy11 发表于 2011-4-11 19:49:03

verilog if语句使用问题

我在if语句中使用了多于两个的组合判断条件
if((LD==16'h0095)&&(LD==16'h0095)&&(LD==16'h0095)&&(LD==16'h0095))
state<=state1;


这样它运行多次后会出现不能跳转到下一状态state1的情况，而且条件是满足的   为什么会出现这样的情况？？？   当括号内条件只有两个并列时就是正常的
当出现这样的情况后必须重启FPGA才能恢复   是什么原因呢   不能这么用
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