vvt 发表于 2011-4-12 09:49:40

在ISE中用verilog语言，可以不在最顶层的模块里面例化ip核吗？

在ISE中用verilog语言，可以不在最顶层的模块里面例化ip核吗？

哦十全_至芯学员 发表于 2011-4-17 23:26:46

可以 没有问题的

liu1teng 发表于 2011-4-18 10:36:53

楼上能具体说一下么，我已经用IP generator 生成好了IP ， 如何在工程里面调用，是直接例化嘛

雪剑 发表于 2011-4-18 21:29:07

可以的，直接用就是了！
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