vvt 发表于 2011-4-16 10:58:22

在FPGA设计里，一般负数怎么参与运算？是转换成补码吗？

在FPGA设计里，一般负数怎么参与运算？是转换成补码吗？

vvt 发表于 2011-4-16 10:58:44

负数采用的是补码格式，这点请楼主注意

哦十全_至芯学员 发表于 2011-4-17 22:43:10

对，负数是转换成补码的进行运算。

TT_TT 发表于 2011-4-27 11:18:08

负数采用的是补码格式，这点请楼主注意
vvt 发表于 2011-4-16 10:58 http://www.fpgaw.com/images/common/back.gif


    请问是用有符号数不行吗，verilog 2001规范里不是有signed的格式吗？最近做有符号数的运算，用signalTap II观察信号的时候，post-fitting信号列表中没有我用的信号，请问使用pre_synthesis信号能反映出电路板中实际的信号流程吗？pre_synthesis信号会不会就跟仿真是一样的，电路板中的真实信号不一定能够跟pre_synthesis反映的信号一样，急求解答，这个问题困扰我好久了

TT_TT 发表于 2011-4-27 11:18:21

对，负数是转换成补码的进行运算。
哦十全_至芯学员 发表于 2011-4-17 22:43 http://www.fpgaw.com/images/common/back.gif


   请问是用有符号数不行吗，verilog 2001规范里不是有signed的格式吗？最近做有符号数的运算，用signalTap II观察信号的时候，post-fitting信号列表中没有我用的信号，请问使用pre_synthesis信号能反映出电路板中实际的信号流程吗？pre_synthesis信号会不会就跟仿真是一样的，电路板中的真实信号不一定能够跟pre_synthesis反映的信号一样，急求解答，这个问题困扰我好久了
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