oprah 发表于 2011-4-16 18:02:59

顶层实体未定义？？？

在verilog编译时出现顶层实体未定义是怎么回事？

哦十全_至芯学员 发表于 2011-4-17 22:24:12

工程中必须有个顶层文件，你可以在assignments——device——general——设置顶层文件。这个方法要是不行的话，你可以重新建个工程试试。
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