小泡泡 发表于 2010-4-23 12:04:32

关于verilog 和VHDL的语句优化问题1

用 verilog 如何描述使quartus 编译不会把加的延时非门（功能上说无用的）优化掉

fpga_feixiang 发表于 2023-8-16 14:08:14

6                     
页: [1]
查看完整版本: 关于verilog 和VHDL的语句优化问题1