时序仿真iic_rst
时序仿真iic_rst做功能仿真时，在Modelsim中建立工程，把IIC的所有verilog hdl文件，以及Testbench用到的verilog文件加入到工程中，然后编译仿真。仿真波形如图5.2，5.3所示。
图5.2 iic_rst 仿真图
图5.3功能仿真波形
由输出结果可只，微处理器发送写地址10100000,响应后写入数据55H,响应后重新发启动信号，发送读地址10100001，响应后读出数据，进行比较。同样操作，写入数据AAH并读出比较，结果两次数据读回均正确无误。
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