fpga_feixiang 发表于 2017-11-15 17:45:31

DDS代码

module dds
(
               input clock,
               input rst_n,
               

               output                q
);


reg                address;
always @(posedge clock or negedge rst_n)
               if(~rst_n)
                                address<=8'd0;
               else
                                address<=address+1'b1;
rom        rom_inst
(
        .address ( address ),
        .clock ( clock ),
        .q (q)
);

endmodule

芙蓉王 发表于 2017-11-16 09:06:24

                                  DDS代码

zhangyukun 发表于 2017-11-16 09:19:51

DDS代码:lol

陈飞龙 发表于 2017-11-17 09:22:46

:(:(:(:(:(:(:(:(:(

zxopenlz 发表于 2017-11-17 10:49:05

DDS代码                        
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