fpga_feixiang
发表于 2017-11-20 10:07:31
VHDL中 :=与 =>使用区别
:=是变量赋值操作符，<=是信号赋值操作符。另外，在给信号、变量赋仿真初值和给常量赋值时，也用":="来赋值。
晓灰灰
发表于 2017-11-20 15:28:52
VHDL中 :=与 =>使用区别
芙蓉王
发表于 2017-11-20 15:55:25
VHDL中 :=与 =>使用区别
zhangyukun
发表于 2017-11-21 09:26:10
VHDL中 :=与 =>使用区别
大鹏
发表于 2022-6-22 14:51:19
VHDL中 :=与 =>使用区别
zxopenhl
发表于 2022-6-23 16:53:19
VHDL中 :=与 =>使用区别
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