菜鸟求教~各位帮忙指点一下~
前两天用Verilog编个栈，想用for语句，编程语句如下：module Binary_Gray_Counter(clk,value,out);
input value;
input clk;
output out;
reg stk;
reg cont;
reg i;
reg j;
always@(posedge clk)
begin
j=j+1;
for (i=0;i<j;i=i+1)
stk<= stk;
stk<=value;
end
endmodule
但是，一直给我报错，说是： For loop stop condition should depend on loop variable or be static.
所以请各位给指点一下，for语句到底用起来有什么要求，跟C有什么差别要注意的？ 你的 J 一直在增大，循环语句什么时候STOP呢？ 把J定义成一个参数看看
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