lcytms 发表于 2018-3-30 09:11:59

用Verilog语言设计任意次ASIC分频器

用Verilog语言设计任意次ASIC分频器

中文期刊文章

A Frequency Division ASIC Design by Verilog HDL

作　　者：唐卫斌
TANG Wei-bin （Department of Physics ＆ Electronic Information Engineering, Shangluo University, Shanglua Shaanxi 726000）
作者机构：商洛学院物理与电子信息工程系,陕西商洛726000
出 版 物：《商洛学院学报》 (商洛学院学报)
年 卷 期：2013年 第2期

摘　　要：
介绍Verilog在数字电路设计中特别是分频器中的应用以及它相对的优越性。
基于现在常用的计数器设计思想，具体给出了任意偶数次分频和任意奇数次分频的可重复使用的Verilog代码，通过了EDA软件ModelSim的仿真验证，得到了ASIC的RTL结构图。
两段代码给其他数字逻辑电路设计人员提供了现成的设计模版，可以大大减少设计时间。

页　　码：15-18页
主 题 词：Verilog语言 ModelSim软件 偶数次分频 奇数次分频 Verilog HDLModelSim softwareeven-frequency divisionodd-frequency division
学科分类：TN772
核心收录：暂无

lcytms 发表于 2018-3-30 09:13:18

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lcytms 发表于 2018-3-30 09:14:19

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zhangyukun 发表于 2018-3-30 09:39:33

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晓灰灰 发表于 2018-3-30 11:52:35

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