简谈FPGA verilog中的while的用法和例子
大家好，又到了每日学习的时间了，今天我们来聊一聊FPGA verilog中while的用法和例子.while 循环语句实现的是一种“条件循环” ，只有在指定的循环条件为真时才会重复执行循环体，如果表达式条件在开始不为真（包括假、x 以及 z） ，那么过程语句将永远不会被执行。while 循环的语法为：
while (循环执行条件表达式) begin
语句块
end
在上述格式中， “循环执行条件表达式”代表了循环体得到继续重复执行时必须满足的条件，通常是一个逻辑表达式。在每一次执行循环体之前，都需要对这个表达式是否成立进行判断。 “语句块”代表了被重复执行的部分，可以为单句或多句。 While 语句在执行时，首先判断循环执行条件表达式是否为真，如果真，执行后面的语句块， 然后再重新判断循环执行条件表达式是否为真， 为真的话， 再执行一遍后面的语句块，如此不断，直到条件表达式不为真。因此，在执行语句中，必须有改变循环执行条件表达式的值的语句，否则循环就变成死循环。
module mult_8b_while(
a, b, q
);
parameter bsize = 8;
input a, b;
output q;
reg q, a_t;
reg b_t;
reg cnt;
always @(a or b) begin
q = 0;
a_t = a;
b_t = b;
cnt = bsize;
while(cnt > 0) begin
if (b_t) begin
q = q + a_t;
end
else begin
q = q;
end
cnt = cnt - 1;
a_t = a_t << 1;
b_t = b_t >> 1;
end
end
endmodule
今天就聊到这里，各位，加油。 简谈FPGA verilog中的while的用法和例子 简谈FPGA verilog中的while的用法和例子 简谈FPGA verilog中的while的用法和例子 简谈FPGA verilog中的while的用法和例子 简谈FPGA verilog中的while的用法和例子 简谈FPGA verilog中的while的用法和例子
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