Verilog HDL模块化设计
在高级编程语言中，为了避免在程序中多次重复编写特定的例行程序，可以使用子程序和函数。Verilog语言也可提供类似的能力，即Verilog的任务和函数。它们可以把大型设计模块化，从而使Verilog代码更加容易理解。Verilog任务
任务用关键字task声明，其中包含若干条语句，最后以endtask结尾。这样的语句模块就称为任务。任务必须包含在调用该任务的模块中。它可以有输入和输出端口。任务的端口并不是调用该任务模块的端口，而是用来将它和调用它的模块连接的端口。任务端口仅仅用来在模块和任务之间传递数据。
例：下图中，我们列出了16选1多路选择器的Verilog代码，该代码实例引用了五个4选1多路选择器电路，这个4选1多路选择器电路由一个独立的名为mux4to1的模块提供。16选1多路选择器也可以使用任务来描述，如图所示。注意观察关键的不同点。任务mux4to1包含在模块mux16to1中。在always模块中通过case语句来调用任务。任务的输出必须是一个变量，因此g是reg型。
Verilog函数
函数用关键字function声明，包含若干条语句，最后以关键字endfunction结尾。函数必须至少有一个输入，而且只返回一个值到函数被调用的位置。
下图说明了如何使用函数来完成上图的代码。Verilog编译器实质上在每一个调用函数的地方插入函数。因此，条件分支语句
0:f=mux4to1(W, S16);
变成
0：case(S16)
0: f = W;
1: f = W;
2: f = W;
3: f = W;
endcase
函数使mux16to1模块变得紧凑和易读。
Verilog函数可以调用另外一个函数，但不能调用另外一个Verilog任务。而任务可以调用另一额任务也可以调用函数。在调用某任务的always块后，才定义该任务。而在调用某函数的always块之前就已经定义了该任务。对任务和函数来说，这两种情况Verilog标准都是允许的。但是，有些CAD工具要求先定义好函数，才能调用函数。 Verilog HDL模块化设计
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