Verilog的四大怪（李凡老师授课摘录）
本帖最后由 lcytms 于 2018-10-27 16:29 编辑Verilog的四大怪（李凡老师授课摘录）
参考链接：http://www.fpgaw.com/thread-112099-1-1.html
跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）
寄存器要自己猜。
阻与不阻随便来。
常数当作参数用。
分号当帽头上戴。
Verilog学到今天，我们会总结一下，Verilog是几大怪。
有说四大怪，有说八大怪。
业界总结了几大怪，我来说一下。
挺有意思。
学到今天，我们可以稍微做一下总结。
如果没有学到今天，我们理解不了为什么有几大怪。
我们马上就会来讨论VHDL的具体的语法，因为它是比较严谨的。
本帖最后由 lcytms 于 2018-10-27 16:28 编辑
像Verilog的几大怪，寄存器要自己猜。
我们把它声明成reg了，但是综合出来不一定是reg。
它有的时候是，有的时候不是。
虽然行为的输出一定要声明成reg，但是最后是否得到寄存器，就完全不一定。
就看综合器了。
它愿意变成寄存器就变成寄存器。
所以说称之为寄存器要自己猜。
阻与不阻随便来。
阻塞和非阻塞，有的时候怎么写都是对的。
常数当作参数用。
这是2005年以前的。
2005以前只有一个parameter。
常数参数是不分的。
常数要封装，参数是要传递的。
2005之前，全部只有一个parameter。
这是他的商业行为造成的四大怪。
本帖最后由 lcytms 于 2018-10-28 22:42 编辑
分号当帽头上戴。
我们知道任何一种语言的分号都是打在语言的最末尾。
Verilog，世界上只有一种语言，分号是有的时候打在上面，有的时候打在下面。
就是Verilog，没有第二种语言，有这么混乱。
:) Verilog的四大怪（李凡老师授课摘录） 顶~~~~~~~~~~
学习Verilog语法时参考一下不错的。 讲的真心不错，学习了！
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