BIT_Wang 发表于 2018-11-15 10:09:06

Altera LVDS接收


我现在用Cyclone V的FPGA接收8路差分数据，12bit，600M数据率，现在用LVDS_RX核接收数据不正确，这8路数据不是同步的，请问大家什么办法能让这8路差分数据同步啊，不然的话我解出来的数据永远不对

PS：我看的xilinx的例程是用iodelay来控制每个通道的延迟，但是altera有这个功能么？

fpga_feixiang 发表于 2018-11-25 14:52:39

顶~~~~~~~~~~~~~~

zxopenljx 发表于 2019-7-13 11:14:51

Altera LVDS接收
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