利用bat脚本实现verilog文件的全编译--不需要打开Quartus II软件
像我们写verilog代码的因为选择的芯片厂商器件不同，会选择不同的综合器，但是verilog语言他们是通用的，所以这个时候.v文件就是我们所需要的啦，我们将写好的.v文件会通过综合器综合分析，从而来分析我们的语法等一系列的问题，这个过程是需要一系列的操作的，有的电脑配置低一点的，还会显得有些吃力，那么有没有一种办法不需要打开Quartus II软件，来编译综合分析我们写的代码呢，答案肯定是有的，此处省略一万行代码:P :P :P :P开玩笑啦，好了，不废话了，直入主题，具体操作步骤如下：
我们以数字钟的工程为例
这个是我的rtl文件夹里面的文件：
1.运行Analysis&Systhesis.bat文件，如图：
输入工程名称回车开始分析你的代码：
有错误上面会有标红提示你在哪个文件的哪一行，跟Quartus II软件编辑器里面一样的提示，
改正后分析没有问题就运行built_all.bat文件，如图：
分析完后会自动调用Programmer.bat文件，如图：
然后将文件夹中编译生成的.sof文件直接拖拽到这个窗口里面回车就可以直接下载到FPGA芯片了。
下载成功！:victory: :victory: :victory:
当然你在编译分析的时候里面会产生很多文件运行wipe_prj.bat就可以把这些全部删掉！
注：这个不能优化你的任何代码，只是减少了你点击Quartus II软件出错的几率
:)
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