EDA软件巡礼2：Blue Pearl Software Suite
本帖最后由 lcytms 于 2019-2-21 13:26 编辑EDA软件巡礼2：Blue Pearl Software Suite
参考链接： https://www.xilinx.com/alliance/memberlocator/1-8dv5-191.html
https://www.bluepearlsoftware.com/learning-center/datasheets/
https://www.bluepearlsoftware.com/learning-center/
Blue Pearl Software致力于解决设计人员面临的RTL分析挑战。
其Blue Pearl软件套件提供自动生成的Synopsys设计约束（SDC），提供lint和时钟域交叉（CDC）检查以及可视验证环境。
这些功能减少了多语言（Verilog，VHDL，SystemVerilog）设计时序收敛所需的迭代次数。
该软件在Windows和Linux平台上本机运行，用于FPGA、ASIC和SOC设计。
Blue Pearl Software focuses on solving the RTL analysis challenges designers face.
Its Blue Pearl Software Suite offers automatically generated Synopsys Design Constraints (SDCs), offers lint and clock domain crossing (CDC) checking and a Visual Verification Environment.
These capabilities reduce the number of iterations required to close timing of multi-language (Verilog, VHDL, SystemVerilog) designs.
The software runs natively on Windows and Linux platforms, and is used for FPGA, ASIC and SOC designs.
参考链接：http://xilinx.eetrend.com/d6-xilinx/news/2012-03/2356.html
BluePearl宣布推出增强的SystemVerilog和FPGA EDA软件套件6.0
由 技术编辑archive1 于 星期五, 03/02/2012 - 10:32 发表
软件在2012年2月28-29日的DVCon会议上演示
加利福尼亚州圣何塞-2012年2月16日-Blue Pearl Software作为提高设计效率和设计质量的下一代EDA软件供应商，宣布推出其EDA软件Blue Pearl Software Suite6.0，这次的版本包括Windows和Linux操作系统，加强对SystemVerilog和VHDL和FPGA设计支持。
Blue Pearl的产品行销总监Shakeel Jeeawoody如此描述新版本：
“我们的6.0版本改进了对SystemVerilog，VHDL和FPGA综合流程的支持，设计师现在可以在同一个设计中混合并匹配不同硬件语言，并按照其下游的工具进行语言的检查。”
Blue Pearl Software Suite提供全面的RTL分析，时钟域交叉（CDC）的检查，并自动为FPGA，ASIC和SOC设计添加SDC约束。
软件的可视化和验证技术可以对自动生成的时序约束的验证提供即时反馈。
6.0版包括以下特性:
多语言支持
我们已经添加了完整的SystemVerilog和VHDL语言支持，现在设计师可以在同一设计中混合/匹配Verilog，SystemVerilog和VHDL的任意组合。
最长路径浏览器
现在用户可以使用新的最长路径浏览器可视化的查看设计最长的路径。
FPGA综合流程的改进
改进的Synplify Pro的流程可以更好地处理SDC约束
对有限状态机问题的支持的改进
提高对无法达到状态的检测。.
对过滤处理改进
现在用户可以一次选择多个信息申请过滤。
对分析报告查看器的信息查看机制改进
当前选定的消息文本充分显示在下面的总体报告。
更容易设置/验证DFT检查
现在用户可以从GUI中指定初始化模式，扫描链和测试序列
更加严格的语言检查
该工具现在可以为流程中的下游产品进行更加严格的语言检查。
改进对-f 文件的支持
现在用户可以指定a.f文件并使用GUI来指定其他的输入文件。
更多详情
Blue Pearl Software Suite将会在Design and Verification Conference（2月28-29日）进行演示
FPGA 设计者可以通过注册http://www.bluepearlsoftware.com/fpga/了解更多情况.
Blue Pearl也提供hands-on workshops和software evaluations.
价格和供货
Blue Pearl Software Suite6.0版目前开始供货. 请联系sales@bluepearlsoftware.com安排演示, 询问价格或者升级信息.
关于Blue Pearl Software
Blue Pearl Software, Inc.公司通过创新的技术提供下一代EDA软件，在数字设计的早期减少设计流程迭代和提高设计师的效率。
Blue Pearl Software Suite对RTL设计进行功能性错误检查，并自动生成全面和准确的设计约束（SDC）以改善结果（QOR）和降低FPGA和ASIC设计的风险。
访问Blue Pearl Software 网页http://www.bluepearlsoftware.com.
EDA软件巡礼2：Blue Pearl Software Suite
EDA软件巡礼2：Blue Pearl Software Suite EDA软件巡礼2：Blue Pearl Software Suite :) 本帖最后由 lcytms 于 2019-4-15 15:22 编辑
参考链接：https://www.bluepearlsoftware.com/learning-center/
Learning Center 学习中心
Datasheets 数据表
PDF Analyze RTL™ Suite 分析RTL™套件
PDF CDC Option CDC选项
PDF SDC Option SDC Option
PDF Advanced Clock Environment (ACE) 高级时钟环境（ACE）
PDF Management Dashboard 管理仪表板
White Papers 白皮书
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PDF Visual Verification Suite: User Defined Checks and Messages Visual Verification Suite：用户定义的检查和消息
PDF RTL Development And Testing For Medical Devices 医疗器械的RTL开发和测试
PDF Accelerating DO-254 Verification 加速DO-254验证
PDF Accelerated IP Development Using an Agile RTL Design Flow 使用敏捷RTL设计流程加速IP开发
PDF Visual Verification Suite Command Line Tcl Operation Visual Verification Suite命令行Tcl操作
PDF How Can We Build More Reliable EDA Software Whitepaper 如何构建更可靠的EDA软件白皮书
PDF RTL Analysis for Complex FPGA designs using a Grey Cell Methodology to Improve QoR 使用灰色单元方法提高QoR的复杂FPGA设计的RTL分析
PDF What is an RTL Tool Doing Next to ARM Embedded Software? RTL工具在ARM嵌入式软件旁边做什么？
PDF A Kaleidoscopic View of Finite State Machine Design 有限状态机设计的万花筒视图
PDF The Truth About Knowing Your False Paths 关于了解你的虚假路径的真相
Application Notes 应用笔记
PDF Blue Pearl Multi-cycle Path Detection Blue Pearl多循环路径检测
PDF Creating and Using Packages 创建和使用包
PDF Reduce Metastability by Using a User Grey CellTM Methodology for IP and FPGA Clock Domain Crossing Analysis 使用用户灰色CellTM方法降低IP和FPGA时钟域交叉分析的亚稳态性
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Videos 视频
Analyzing Long Paths With Visual Verification Suite 使用Visual Verification Suite分析长路径
Clock Domain Crossing Challenges and Solutions (DAC 2017 Floor Presentation) 时钟域跨越挑战和解决方案（DAC 2017楼层演示）
What FPGA Vendor Tools Don’t Say About Your Design (DAC 2017 Floor Presentation) 什么FPGA供应商工具不说您的设计（DAC 2017楼层演示）
Creating and Delivering High Reliability RTL, Case Studies (DAC 2017, Floor Presentation) 创建和提供高可靠性RTL，案例研究（DAC 2017，现场演示）
DO-254 Verification with the Visual Verification Suite 使用Visual Verification Suite进行DO-254验证
Management Dashboard (For Managers, Viewer Mode) 管理仪表板（适用于经理，查看器模式）
Management Dashboard (For Engineers) 管理仪表板（适用于工程师）
Visual Verification Suite Examples and Tutorials Visual Verification Suite示例和教程
Visual Verification Suite Live Transcript Visual Verification Suite Live Transcript
Loading New Projects 加载新项目
Advanced Clock Environment 高级时钟环境
Why Create Timing Constraints? 为什么要创建时序约束？
Why Advanced Clock Environment (ACE) for CDC Analysis? 为什么高级时钟环境（ACE）用于CDC分析？
High Reliability FPGA Design for Space Applications 空间应用的高可靠性FPGA设计
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