论坛 › FPGA技术交流 › 为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，

ccs 发表于 2019-2-22 10:31:45

为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，

为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，就是写不进数呢

查看完整版本: 为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，