论坛 › FPGA技术交流 › verilog语言中，一个模块对另一个模块的例化，最多可以嵌套几层？

vvt 发表于 2011-5-19 10:08:01

verilog语言中，一个模块对另一个模块的例化，最多可以嵌套几层？

verilog语言中，一个模块对另一个模块的例化，最多可以嵌套几层？

wolfson 发表于 2011-5-19 10:11:42

我也想了解一下。

wangjinzeng 发表于 2011-5-30 15:06:05

只要资源够用，可以嵌套无限次

查看完整版本: verilog语言中，一个模块对另一个模块的例化，最多可以嵌套几层？