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ccs
发表于 2011-5-20 16:26:18
时钟信号(单端的)从FPGA的N端信号管脚输入,而不是从P端输入,对设计是否会有影响
请问一个时钟信号(单端的)从FPGA的N端信号管脚输入,而不是从P端输入,对设计是否会有影响 如何解决?谢谢!
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