求助：在Verilog里面if语句一定要在always语句里吗？
如题，module a_and_b(a,b,c,en);inputen;
input a,b;
output c;
reg c;
//always@*
if(~en)
c<=a&b;
else
c<=4'bz;
endmodule像上面的代码，为什么会出现这样的错误：Error (10170): Verilog HDL syntax error at a_and_b.v(8) near text "if";expecting an identifier ("if" is a reserved keyword ), or "endmodule", or a parallel statement，难道if语句一定要在always语句里吗？
求大虾指点！ 是的，if else语句一定要用在进程语句里面 回复 2# njithjw
多谢解惑！
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