lvxueju
发表于 2015-2-14 10:47:31
时钟沿的概念很重要。行为级经过综合成RTL级。
li2008100096
发表于 2015-2-15 20:16:00
99999999999999999999999999
bxn90724
发表于 2015-2-20 11:23:02
夏宇闻教授视频之FPGA设计中verilog模块的编写和验证
jours
发表于 2015-3-14 15:51:13
感谢楼主分享
zhaojianjiang
发表于 2015-3-18 21:43:02
回复看看是神马东东！！...
lf863186523
发表于 2015-3-22 14:50:11
xiankankan!
冰若筱茗
发表于 2015-4-18 11:18:17
，。。。。。。。。。。。。。。。。
810715217
发表于 2015-4-27 16:35:36
xuexixuexi
wuxianghj
发表于 2015-4-29 12:00:59
好的，回复
芯动2015
发表于 2015-4-29 12:38:18
看一下，学习学习
