zxopenlz 发表于 2017-10-25 09:20:57

珍贵               

小舍YZ 发表于 2017-11-2 15:36:19

谢谢楼主分享。。。。。。。。。。。。。:lol

18201322960 发表于 2017-11-2 16:25:02

感谢夏老师

can_dy 发表于 2017-11-17 17:18:47

这回还是不知道写一写啥。还是回复一下吧

aerospace531 发表于 2017-11-18 13:45:27

ALTERA推荐的HDL代码风格

天生不会 发表于 2017-11-25 10:05:37

XIEXIEXIE.

fpga_feixiang 发表于 2018-7-13 11:45:43

顶！~~~~~~~~~~~~~

time 发表于 2018-8-1 21:28:06

reg和wire的区别

z19944991 发表于 2018-8-14 21:18:42

11111111111111111111111111111111111111111

fpga_feixiang 发表于 2018-8-30 11:24:20

顶~~~~~~~~~~~~~~~~~~~~
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查看完整版本: 011夏宇闻教授视频之FPGA设计中verilog中reg和wire的不同点(至芯科技FPGA培训视频...