论坛 › FPGA技术交流 › 数字IC（ASIC）设计流程

fpga_feixiang 发表于 2019-3-24 17:55:07

数字IC（ASIC）设计流程

格定制、详细设计、HDL编码、仿真验证、逻辑综合（产生网表）、静态时序分析（STA）、形式验证（对比综合后网表与HDL设计功能是否一致）。之后包括布局布线（进行硬件模块和连线资源映射）等操作，最终生成验证后的版图文件用于流片。其中综合是划分IC设计前端和后端的界限。

zhangyukun 发表于 2019-3-25 09:18:31

数字IC（ASIC）设计流程

zxopenhl 发表于 2019-3-27 09:33:47

数字IC（ASIC）设计流程

大鹏 发表于 2020-8-16 11:43:12

数字IC（ASIC）设计流程

大鹏 发表于 2022-5-10 16:32:46

数字IC（ASIC）设计流程

查看完整版本: 数字IC（ASIC）设计流程