分频电路与FPGA
目前，进行分频电路设计主要采用定时器来实现，8254计数器所支持的最高时钟频率有限(最高为10 MHz)以及误差较大也不是理想的实现方案。可编程逻辑器件FPGA是当今最热门的逻辑开发器件之一，它在工作最高频率、集成度、时序控制能力上具有无与伦比的优势。因此选用FPGA芯片来实现时钟分频和触发延迟电路是当前的主流。在使用FPGA做时钟分频设计时，文献设计计数器的时候用VHDL做了分频器的设计，但是只讨论了偶数的分频；文献在运动控制系统中使用Verilog描述语言在FPGA环境下对通用整数分频器进行了设计，但在通用任意整数分频器中分频系数的设置稍显复杂，不利于分布式中央定时系统，并且主要讨论的都是单路输出；文献在FPGA上实现了奇数和偶数的通用分频器，将半整数，奇数，偶数放在一个模N计数器里进行预置，这样分频系数的设定比较方便，但输出奇数分频时钟信号时的误差过大，达不到分布式定时同步系统的精度。而对触发延迟输出方面，之前这方面的研究主要采用的是模拟电路实现的方法，不易进行远程控制和更改。了解了很多网上找不到的东西
分频电路与FPGA
页:
[1]
