FPGA设计中的仿真
仿真即：功能仿真和时序仿真。
也可以叫 RTL级仿真 和 Gate-level仿真
也可以叫 功能仿真（RTL)、综合后仿真（post-synthesis）和布局布线仿真(Gate-level)。
其实，就看你从哪里划分了。 很多资料中更多的是看到 前仿真和后仿真。
前仿： 针对RTL代码的功能和性能仿真和验证。
后仿：
1. pre-layout，这种是综合后仿真，主要是仿综合后的逻辑功能是否正确，综合时序约束是不是都正确。
2. post-layout，这种是布局布线后仿真，因为加入了线延迟信息，所以这一步的仿真和真正芯片的行为最接近，也是用于仿真芯片时序约束是否添加正确，布局布线后是否还满足时序。 FPGA设计中的仿真 FPGA设计中的仿真
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