晓灰灰
发表于 2019-11-5 16:15:38
基于FPGA设计实现的贪吃蛇游戏
fpga_feixiang
发表于 2019-11-6 14:28:08
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Python0291
发表于 2019-11-6 14:34:36
Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。
fpga_feixiang
发表于 2019-11-8 15:09:35
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Python0291
发表于 2019-11-8 15:37:46
Verilog是什么？为什么要学习Verilog？学习Verilog有什么用？
fpga_feixiang
发表于 2019-11-14 14:14:09
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lixirui
发表于 2019-12-18 09:50:40
基于FPGA设计实现的贪吃蛇游戏
雷磊
发表于 2020-2-20 15:47:23
基于FPGA设计实现的贪吃蛇游戏
lxw
发表于 2020-2-21 11:55:37
基于FPGA设计实现的贪吃蛇游戏
fpga_feixiang
发表于 2020-2-23 14:42:32
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