Python0291 发表于 2019-11-6 14:36:00

Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。

Python0291 发表于 2019-11-12 15:41:32

至芯科技用心做实业，推广FPGA，助力国家实业发展，助力高校学子学习，至芯至心！
FPGA就业班、初级班、高级班、SOPC班、图像处理班、定制班、企业内训班，至芯用心！
实地考察，免费试听，欢迎咨询，电话/微信：15529580559；

Python0291 发表于 2019-11-13 17:24:33

千兆以太网课件
http://www.fpgaw.com/forum.php?mod=viewthread&tid=129207&fromuid=49282

Python0291 发表于 2019-11-14 14:41:36

简谈PCIe的软件配置方式
http://www.elecfans.com/d/994485.html

Python0291 发表于 2019-11-20 10:04:16

http://www.fpgaw.com/thread-129822-1-1.html

Python0291 发表于 2019-11-24 13:51:51

资料不错 值得一看，，，，；

Python0291 发表于 2020-4-21 14:51:48

线下3月28号开课： FPGA工程师就业班：

Python0291 发表于 2020-5-28 09:23:53

顶~~~~~~~~~~~~~~~~~~~~~~

zxopenljx 发表于 2020-5-28 14:24:28

至芯科技10月内部FPGA就业班企业招聘工作启动：

Python0291 发表于 2020-7-16 10:37:44

顶~~~~~~~~~~~~~~~~~~~~~~~~~~~
页: 1 [2] 3
查看完整版本: 至芯科技10月内部FPGA就业班企业招聘工作启动：