20080067 发表于 2010-5-3 10:40:13

跨时钟域设计问题

跨时钟域设计问题
设计时，碰到了两个时钟，CLK1和CLK2。其中CLK1为外部时钟，CLK2为内部时钟。现在比如我们不知道两个时钟之间的关系（就是两个时钟的频率比的值都有可能，没有确定的关系，可能CLK1是CLK2的10倍，或者CLK2是CLK1的10倍等等关系）。现在我要把CLK1信号引进内部模块（就是CLK2的模块）来，我怎么设计，才能保证CLK2的所在的模块一定能采集到CLK1？

zxopenljx 发表于 2020-4-11 14:05:17

跨时钟域设计问题

zxopenljx 发表于 2023-8-11 16:52:02

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