quartus利用两个非门串联实现延时问题
quartus利用两个非门串联实现延时，可是在编译的时候，会被软件优化掉，怎么解决？ 这个论坛似乎没人回答问题的:lol 加一个触发器打一拍延时可以么 回复 3# jasonshows你好，我想得到分辨率为1ns或更小的延时，那么这一拍的频率可以做到吗？希望不用外部时钟驱动。 1ns太小了，看来不能用时钟打一拍。有人说可以在布线上处理 ，但具体我也没有做过，只能给你提一个建议 你为什么要用这种设计呢？异步设计是不提倡的。
至于你提到的你那问题，你可以在变量定义的时候加上synthesis preserve 综合指示，如下所示：
reg reg1 /* synthesis preserve */;
或者直接调用altera提供的底层元件lcell
module lcell (in, out);
input in;
output out;
assign out = in;
endmodule 本帖最后由 dspmatlab 于 2011-7-21 09:45 编辑
你为什么要用这种设计呢？异步设计是不提倡的。
至于你提到的你那问题，你可以在变量定义的时候加上synthe ...
njithjw 发表于 2011-7-20 21:26 http://www.fpgaw.com/images/common/back.gif
是的，之前调用了lcell，但是延时时间达到几个ns 回复 6# njithjw
ＶＨＤＬ怎么加？也是synthesis preserve 吗？:) 回复 5# jasonshows
謝謝你。 你直接在Quartus的帮忙文档里面搜索一下，有这个帮助的说明！
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