fpga_feixiang 发表于 2020-3-2 12:38:13

高速的AD转换中 FPGA设计方案

AD芯片的时钟为25M，FPGA内部系统时钟频率为100M，FPGA内部处理AD数据的处理模块需要8个时钟周期才能处理完一个数据。

根据上述给出的条件，我们可以知道。按正常思路设计方案，肯定会造成AD数据的丢失，为什么会丢失数据，试想一下，FPGA处理一个数据需要8个时钟周期，才能采集下一个数据，这样算下来AD需要的时钟是12.5M，而给定的AD时钟是25M，所以肯定会漏掉数据。

根据分析，可以采用乒乓操作通过缓存降低数据采样率http://file.elecfans.com/web1/M00/84/B3/o4YBAFxid6qAFkkpAAEgYFSLyJU022.png

zxopenhl 发表于 2020-3-15 09:49:18

高速的AD转换中 FPGA设计方案

大鹏 发表于 2020-3-19 09:56:37

高速的AD转换中 FPGA设计方案
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