论坛 › FPGA技术交流 › VHDL锁存器的设计

fpga_feixiang 发表于 2020-4-7 00:06:08

VHDL锁存器的设计

library ieee;
use ieee.std_logic_1164.all;

entity Latch_p is
port(D:in std_logic;
          ena:in std_logic;
          Q:out std_logic
          );
end entity ;

architecture one of Latch_p IS
signal sig_save:std_logic;
begin
        process (D,ena)
                begin
                        if ena='1' then
                                sig_save<=D;
                        end if;
                           Q<=sig_save;
        end process;
end architecture one;

————————————————

zxopenhl 发表于 2020-4-7 14:45:33

VHDL锁存器的设计

查看完整版本: VHDL锁存器的设计