ccs 发表于 2020-4-15 05:45:34

学的VHDL要不要向VerilogHDL那样写TB文件

学的VHDL要不要向VerilogHDL那样写TB文件，看了 现在的大部分教程都是写tb…以前好像是连电路图

大鹏 发表于 2020-4-15 14:33:56

那样做最好 可以准确的分析仿真
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