fpga_feixiang 发表于 2020-6-8 13:29:40

verilog模块的结构

module <模块名> (<端口列表>)
<I/O说明>
<内部信号声明>
<功能定义>
endmodule

zxopenhl 发表于 2020-6-9 15:43:41

verilog模块的结构
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