manuzhangdi 发表于 2011-7-27 18:43:43

关于乘法器使用的问题

请问大家，为什么在VHDL中要自己编译一个乘法器，而不直接使用乘号呢？
问题有些白痴，请大家见谅，谢谢

liujilei311 发表于 2011-8-1 15:26:47

建议你找一本vhdl的教程好好学习一下！！！！！！

蓝余 发表于 2011-8-1 17:11:09

我在做ram的地址时直接用过乘号*，功能也是正常的。

liujilei311 发表于 2011-8-2 10:18:35

恩，又学到知识了，顶蓝余版主！！！！！！！！！！

xuzxing 发表于 2011-8-6 22:56:33

verilog可以直接用乘号

manuzhangdi 发表于 2011-8-7 06:10:05

谢谢大家回复，我看了下相关的内容，乘号也可以直接使用，但是要注意结果，会有溢出的问题。
ps：我是用的定点数

蓝余 发表于 2011-8-8 09:21:36

我用的时候，乘数是固定的，我给乘数高位加0应该就不会溢出了吧？

manuzhangdi 发表于 2011-8-8 16:53:15

回复 7# 蓝余

对，或者在乘积之前用resize命令断位也可以。
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