VERILOG四位加法
/*通过实例化全加器模块实现四位加法的功能。
输入：cin，进位
x, y 被加数和加数
s 和
cout 进位
*/
module adder4(cin, x, y,s,cout);
input cin;
input x;
input y;
output s;
output cout;
wire c; //内部线网类型信号c，用来存储串行进位
fulladd stage0(.cin(cin),.x(x),.y(y),.s(s),.cout(c));
fulladd stage1(.cin(c),.x(x),.y(y),.s(s),.cout(c));
fulladd stage2(.cin(c),.x(x),.y(y),.s(s),.cout(c));
fulladd stage3(.cin(c),.x(x),.y(y),.s(s),.cout(cout));
endmodule VERILOG四位加法 VERILOG四位加法
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