uart实验
一．架构框图
从上位机接收到数据存入FIFO，再通过FIFO从上位机发送。
二．uart实验时序图
uart接收时序
uart发送时序
三．实验仿真结果
rx接收模块仿真结果：
发送一帧数据后，data_flag拉高一次，输出数据data为56。
FIFO模块仿真结果：
wrreq拉高一拍表示写完一帧数据，读空信号empty拉低，rdreq拉高一拍，开始读数据。
tx模块仿真结果：
读空信号empty拉低后，读使能data_out_flag（即rdreq）拉高一拍,开始读数据，读出数据data_out为56，与写入数据一致。
从上位机接收到数据存入FIFO，再通过FIFO从上位机发送
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