Verilog中的信号
Verilog中，电路里面的一个信号就代表一个特定类型的线网(net)或变量。这里线网指的两个或更多电路结点的相互连接。一个线网或变量的声明格式如下：
type signal_name{,signal_name};
方括号中range（范围）是可选的，如果没有指定范围，默认情况下表示该信号是标量，是只有一位的单位信号。大括号中表示允许加入的条目，也就是说一个在一行里面可以声明多个线网或变量。
范围表示为的形式，它定义了矢量信号的范围。范围可以增大或减小。在任何情况下，Ra都表示一个矢量信号的最高有效位(最左边),Rb表示一个矢量信号的最低有效位(最右边)。Ra和Rb可以是正整数和负整数。
比如：
wire x1,x2;
wire Array;
reg y1,y2; //y1和y2没有指定范围，只有一位。 Verilog中的信号 Verilog中的信号 Verilog中的信号
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