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fpga_feixiang 发表于 2020-9-3 20:43:07

RISC CPU-指令寄存器设计

module register(opc_iraddr,data,ena,clk1,rst);
3 output opc_iraddr;
4 input data;
5 input ena, clk1, rst;
6 reg opc_iraddr;
7 reg state;
8
9 always @(posedge clk1)
10 begin
11   if(rst)
12         begin
13             opc_iraddr<=16'b0000_0000_0000_0000;
14             state<=1'b0;
15         end
16   else
17         begin
18             if(ena) //如果加载指令寄存器信号load_ir到来，
19               begin //分两个时钟每次8位加载指令寄存器
20                     casex(state) //先高字节，后低字节
21                         1’b0: begin
22                           opc_iraddr<=data;
23                           state<=1;
24                         end
25                         1’b1: begin
26                           opc_iraddr<=data;
27                           state<=0;
28                         end
29                         default: begin
30                           opc_iraddr<=16'bxxxxxxxxxxxxxxxx;
31                           state<=1'bx;
32                         end
33                     endcase
34               end
35             else
36               state<=1'b0;
37         end
38 end
39 endmodule

zhangyukun 发表于 2020-9-4 10:05:05

RISC CPU-指令寄存器设计

zxopenhl 发表于 2022-3-23 09:48:54

RISC CPU-指令寄存器设计

大鹏 发表于 2022-4-2 13:02:32

RISC CPU-指令寄存器设计

大鹏 发表于 2022-4-13 14:33:22

RISC CPU-指令寄存器设计

dameihuaxia 发表于 2022-4-22 14:12:00

quartus软件的下载和安装
http://www.fpgaw.com/forum.php?mod=viewthread&tid=111862&fromuid=58166
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