fpga门控时钟
在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：
1.驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。
2.逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。
图2和图3 是可靠的门控时钟的实例。在 图2 中，用一个“与”门产生门控时钟，在 图3 中，用一个“或”门产生门控时钟。在这两个实例中，引脚nWR和nWE考虑为时钟引脚，引脚ADD是地址引脚，两个触发器的数据是信号D经随机逻辑产生的。
图2 “与”门门控时钟
图3 “或”门门控时钟
图2和图3 的波形图显示出有关的建立时间和保持时间的要求。这两个设计项目的地址线必须在时钟保持有效的整个期间内保持稳定(nWR和nWE是低电平有效)。如果地址线在规定的时间内未保持稳定，则在时钟上会出现毛刺，造成触发器发生错误的状态变化。另一方面，数据引脚D只要求在nWR和nWE的有效边沿处满足标准的建立和保持时间的规定。
我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图4 示出如何用全局时钟重新设计 图2 的电路。地址线在控制D触发器的使能输入，许多PLD设计软件，如MAX+PLUSII软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的值被钟控到触发器中：当ENA为低电平时，维持现在的状态。
图4 “与”门门控时钟转化成全局时钟
图4 中重新设计的电路的定时波形表明地址线不需要在nWR有效的整个期间内保持稳定；而只要求它们和数据引脚一样符合同样的建立和保持时间，这样对地址线的要求就少很多。
图 给出一个不可靠的门控时钟的例子。3位同步加法计数器的RCO输出用来钟控触发器。然而，计数器给出的多个输入起到时钟的作用，这违反了可靠门控时钟所需的条件之一。在产生RCO信号的触发器中，没有一个能考虑为实际的时钟线，这是因为所有触发器在几乎相同的时刻发生翻转。而我们并不能保证在PLD/FPGA内部QA,QB,QC到D触发器的布线长短一致，因此，如 图5 的时间波形所示，在器从3计到4时，RCO线上会出现毛刺（假设QC到D触发器的路径较短，即QC的输出先翻转）。
图5 不可靠的门控时钟
(定时波形示出在计数器从3到4改变时，RCO信号如何出现毛刺的)
图6 给出一种可靠的全局钟控的电路，它是图5不可靠计数器电路的改进，RCO控制D触发器的使能输入。这个改进不需要增加PLD的逻辑单 fpga门控时钟 fpga门控时钟
页:
[1]
