afei6969 发表于 2021-1-9 18:16:30

Verilog HDL 的块名

在VerilgHDL语言中，可以给每个块取一个名字，只需将名字加在关键词begin或fork后面即
可。这样做的原因有以下几点。
1) 这样可以在块内定义局部变量，即只在块内使用的变量。
2) 这样可以允许块被其它语句调用，如被disable语句。
3) 在Verilog语言里，所有的变量都是静态的，即所有的变量都只有一个唯一的存储地址，
因此进入或跳出块并不影响存储在变量内的值。
基于以上原因，块名就提供了一个在任何仿真时刻确认变量值的方法。

zhangyukun 发表于 2021-1-11 10:09:44

Verilog HDL 的块名

hellokity 发表于 2021-1-11 10:18:37

Verilog HDL 的块名

zxopenljx 发表于 2024-6-20 16:14:11

Verilog HDL 的块名

hellokity 发表于 2024-6-27 14:15:38

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