Verilog HDL 的if_else语句
if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假)决定执行给出的两种操作之一。Verilog HDL语言提供了三种形式的if语句。
(1).if(表达式)语句
例如： if ( a > b ) out1 <= int1;
(2).if(表达式) 语句1
else 语句2
例如： if(a>b) out1<=int1;
else out1<=int2;
(3).if(表达式1) 语句1;
else if(表达式2) 语句2;
else if(表达式3) 语句3;
........
else if(表达式m) 语句m;
else 语句n;
例如：
if(a>b) out1<=int1;
else if(a==b) out1<=int2;
else out1<=int3;
Verilog HDL 的if_else语句
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