uart的top层
1 //**************************************************************************2 // *** 名称 : uart_top.v
3 // *** 作者 : xianyu_FPGA
4 // *** 博客 : https://www.cnblogs.com/xianyufpga/
5 // *** 日期 : 2019-01-10
6 // *** 描述 : 串口实验顶层文件
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8
9 module uart_top
10 //========================< 端口 >==========================================
11 (
12 inputwire clk , //时钟，50Mhz
13 inputwire rst_n , //复位，低电平有效
14 inputwire uart_rx , //FPGA通过串口接收的数据
15 output wire uart_tx //FPGA通过串口发送的数据
16 );
17
18 //========================< 连线 >==========================================
19 wire data ;
20 wire data_vld ;
21
22 //==========================================================================
23 //== 模块例化
24 //==========================================================================
25 uart_rx
26 #(
27 .BPS_CNT (52 ) //仿真用
28 )
29 u_uart_rx
30 (
31 .clk (clk ),
32 .rst_n (rst_n ),
33 .din (uart_rx ),
34 .dout (data ),
35 .dout_vld (data_vld )
36 );
37
38 uart_tx
39 #(
40 .BPS_CNT (52 ) //仿真用
41 )
42 u_uart_tx
43 (
44 .clk (clk ),
45 .rst_n (rst_n ),
46 .din_vld (data_vld ),
47 .din (data ),
48 .dout (uart_tx )
49 );
50
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52
53 endmodule uart的top层 uart的top层 uart的top层 uart的top层
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