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老怪甲 发表于 2010-5-5 21:45:08

verilog 语法 请大家帮帮忙

verilog 语句中，在generate语句中，实例化时，module的名字和实例化名字中间加“# （parameter）” 是怎么回事？？？谢谢了！！！例如:
dff #(parameter) unit(.clk(clk),.en(en)....);

xinu2009 发表于 2010-5-6 09:39:54

那只是一个标号 其实是告诉你在使用时让你给它起一个名字
如：dff #(parameter) unit(.clk(clk),.en(en)....);
你在使用的时候可以将#替换成：
dff diff1(parameter) unit(.clk(clk),.en(en)....);
或者直接跟diff相同

ncchengang 发表于 2010-6-2 23:02:36

可以改变原module里parameter型参数的值

w_m 发表于 2010-6-6 09:14:57

Error (10119): Verilog HDL Loop Statement error at Test.v(11): loop with non-constant loop condition must terminate within 250 iterations


请问这个是什么错误啊？ 我用的是while作为循环。

polozpt 发表于 2011-3-26 21:55:51

回复 4# w_m


    同问，我用for循环时也出现这种情况

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