论坛 › FPGA自由滩 › Verilog HDL 的系统任务$stop

afei6969 发表于 2021-4-11 13:39:38

Verilog HDL 的系统任务$stop

格式：
$stop;
$stop(n);
$stop任务的作用是把EDA工具(例如仿真器)置成暂停模式，在仿真环境下给出一个交互式的命令提示
符，将控制权交给用户。这个任务可以带有参数表达式。根据参数值(0，1或2)的不同，输出不同的
信息。参数值越大，输出的信息越多。

zhangyukun 发表于 2021-4-11 16:26:10

Verilog HDL 的系统任务$stop

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