lihongkun16 发表于 2021-4-16 16:22:39

半加器代码

module addr(a, b, q, d);
   
       input         a;       //常数a(只为0或1）
       input         b;      //常数b(只为0或1）
       
       output         q;    //进位标志数（1为产生进位，0无进位）
       output         d;   //a和b取和的值
       
       assign d = a|b;//a和b进行或计算（等同a+b）
       assign q = a&b; //a和b进行与计算（等同a*b)
                 
endmodule

zxopenluyutong 发表于 2021-4-16 19:13:06

半加器代码
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