lihongkun16 发表于 2021-4-17 08:35:02

全加器代码

本帖最后由 lihongkun16 于 2021-4-17 08:39 编辑

module addr2(a, b, c, q, d);
   
       inputa;
       inputb;
       input       c;
       
       output   q;
       output   d;
       
       wireq0, q1, d1;   
       
       addr addr_dut(
          .a(a),
          .b(b),
          .q(q0),
          .d(d1)
       );
          
       addr addr_dut1(
          .a(d1),
          .b(c),
          .q(q1),
          .d(d)
       );
       
       assign q = q0 | q1;
       
endmodule

dameihuaxia 发表于 2021-4-17 14:19:03

全加器代码 [

雷磊 发表于 2021-4-18 15:17:49

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